第4回課題
- 配布されているフルアダーの部品定義ファイルについて。
4fulladr.vhd中の
type IX is range 4 to 7;
subtype I16 is INTEGER range 0 to 15;
type J16 is range 0 to 15;
type BIT_STREAM is array(I16 range<>) of BIT;
type MEMORY_COMMAND is (NOP, READ, WRITE);
type DECODE_TABLE is array(I16) of BIT;
type std_logic_vector2 is array(NATURAL range <>, NATURAL range <>) of std_logic;
signal TST : DECODE_TABLE;
signal MC :MEMORY_COMMAND;
signal BS : std_logic_vector(15 downto 0);
signal BS2 : std_logic_vector2(7 downto 0, 3 downto 0);
signal message : string(1 to 5) := "HELLO";
signal OCTET : BIT_VECTOR(7 downto 0);
constant OCTET2 : BIT_VECTOR := ('0', '1', '0', '1', '0', '1', '0', '1');
signal address_buffer : std_logic_vector(63 downto 0);
type MEMORY_TRANSACTION is
record
comm : MEMORY_COMMAND;
address : std_logic_vector(63 downto 0);
data : std_logic_vector(63 downto 0);
end record;
signal MT : MEMORY_TRANSACTION;の箇所と、STRUCTURE中の
MC <= NOP; MT.comm <= READ; MT.data <= (others => '0'); MT.address <= address_buffer;
の部分はフルアダーと全く関係ないです。（つまり、この部分まるまる削除しても普通にシミュレーションが通る）
ここを削除するとコードがかなり読みやすくなるのでオススメ。-- TakuyaKuwahara
- 配布されているフルアダーのシミュレーションファイルについて。
課題で必須ではないですが、確認のため走らせようとしてもなぜかそのままでは通らないのでちょっと加筆。
配布ファイル３つ（ハーフアダー・フルアダー・シミュレーション用）をダウンロードしてコンパイルしても、 そのままだとフルアダー定義ファイルのポート名とシミュレーション用ファイル中にコンポーネントとして宣言されたフルアダーのポート名との間に整合がとれておらず、おそらくコンパイルが通ってもシミュレートできません。
配布されているシミュレーション用ファイル(4drvfa.vhd)の
port (IN0,IN1,CIN : in std_logic;
S,COUT : out std_logic);の箇所を
port (A,B,CIN : in std_logic;
S,CO : out std_logic);に改変し、
port map (A=>IN0,B=>IN1,CIN=>CIN,S=>S,CO=>COUT);
の部分も
port map (A=>A,B=>B,CIN=>CIN,S=>S,CO=>CO);
と変えて、元のフルアダーのポート名と合わせてやるとシミュレーションが通ります。
また、このシミュレーションファイルは1 fsごとにインクリメントする仕様になってますが、いくらなんでも短いのでせめて1 psか1 nsくらいに直した方がいいです。 このシミュレーションファイルを改変してスライスアダーのシミュレーションやろうとしてる人も同様です。-- TakuyaKuwahara
実機で動かすために、前回の課題で配布されたRS232Cの通信用ソースを修正して用います。 具体的には、top.vhdを修正すればよいでしょう。
文字を表示するためにはプロセスrom_inf内でrom_oにasciiコードで表された文字を直接渡します。 配布ソースでは配列rom_tに格納された文字を、rom_addrに指定されたインデックスで表示しています。
自分はsend_msg中でビットスライスアダーへの入力を更新しました。 こんなかんじ。
if uart_busy='0' and uart_go='0' then ... V := V + 1; input_A <= conv_std_logic_vector(V, 8); ...
論理合成後は前回と同様にunicomで動作確認が可能です。 自分はOCamlで書かれた動作確認用ソースは用いませんでした。（あとであることに気づいた） -- perim