##master-page:NoteTemplate
#format wiki
#language ja
= 第５回課題 =

再利用性の高いコンポーネントを書くと、シミュレーションでは動くのに、FPGAに焼くと動かない事態が発生します。
これは最適化のせいで、port - 信号線の接続がラッチ挟まれたり挟まれなかったりする事が原因らしいです。（上の代の方情報。真偽不明。）
各signal/port等々がどのように最適化されるのかを知るのは面倒なので、
 1. 全パーツCLKを入れてさらに無駄な入出力を作らずうまく信号線の接続をする？（=パイプライン化？） もちろんこれでも駄目な時は駄目。
 1. なるべくコンポーネントに分けず、最適化が来ない事を祈る。
 1. VHDL/ISEマスターとなって最適化を操る。
等の対策を取る必要があります。時間が無いなら2が一番いいよね。 -- [[Naoaki Iwakiri]]
----
[[Categoryノート]]